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海泥 / riscv_spark

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README

riscv_spark使用指南

访问证书: 在终端输入lmli2获取vcs verdi的证书 一个RISC-V指令集的汇编模拟器:汇编模拟器

2024年任务

  • 增加除发器的支持 完成

  • 跑通simple.c 完成

  • 支持CSR指令

    • 修改译码模块 完成
    • 修改执行模块 完成
    • 增加csr模块 完成
    • 进行test验证 完成
  • 增加中断的支持,跑通timer.c

    • 增加clint模块
    • 修改alu模块
    • 调试软件
    • 进行test验证
  • 增加AHB总线

  • 增加icache和dcache

  • 增加core的plic模块

  • 增加MMU单元到前端

  • 增加分支预测

停车坐爱枫林晚,霜叶红于二月花

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简介

原创stream_core处理器核,持续更新中 展开 收起
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Verilog
1
https://gitee.com/xiaoqiangshijie/riscv_spark.git
git@gitee.com:xiaoqiangshijie/riscv_spark.git
xiaoqiangshijie
riscv_spark
riscv_spark
master

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