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Fitter report for MY_DDS_PRO
Thu Nov 16 21:04:33 2023
Quartus II Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Pin-Out File
6. Fitter Resource Usage Summary
7. Input Pins
8. Output Pins
9. I/O Bank Usage
10. All Package Pins
11. Output Pin Default Load For Reported TCO
12. Fitter Resource Utilization by Entity
13. Delay Chain Summary
14. Control Signals
15. Global & Other Fast Signals
16. Non-Global High Fan-Out Signals
17. Interconnect Usage Summary
18. LAB Logic Elements
19. LAB-wide Signals
20. LAB Signals Sourced
21. LAB Signals Sourced Out
22. LAB Distinct Inputs
23. Fitter Device Options
24. Estimated Delay Added for Hold Timing
25. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2010 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
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; Fitter Summary ;
+-----------------------+----------------------------------------------+
; Fitter Status ; Successful - Thu Nov 16 21:04:33 2023 ;
; Quartus II Version ; 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition ;
; Revision Name ; MY_DDS_PRO ;
; Top-level Entity Name ; MY_DDS_PRO ;
; Family ; MAX II ;
; Device ; EPM1270T144C5 ;
; Timing Models ; Final ;
; Total logic elements ; 910 / 1,270 ( 72 % ) ;
; Total pins ; 49 / 116 ( 42 % ) ;
; Total virtual pins ; 0 ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
+-----------------------+----------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; EPM1270T144C5 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 3.3-V LVTTL ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Always Enable Input Buffers ; Off ; Off ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; Guarantee I/O Paths Have Zero Hold Time at Fast Corner ; On ; On ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Delay Chains ; On ; On ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Use Best Effort Settings for Compilation ; Off ; Off ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation ;
+----------------------------+--------+
; Processors ; Number ;
+----------------------------+--------+
; Number detected on machine ; 12 ;
; Maximum allowed ; 1 ;
+----------------------------+--------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/Quartus_project/Verilog/DDS/MY_DDS_PRO/MY_DDS_PRO.pin.
+--------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------+
; Total logic elements ; 910 / 1,270 ( 72 % ) ;
; -- Combinational with no register ; 564 ;
; -- Register only ; 30 ;
; -- Combinational with a register ; 316 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 484 ;
; -- 3 input functions ; 136 ;
; -- 2 input functions ; 221 ;
; -- 1 input functions ; 39 ;
; -- 0 input functions ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 767 ;
; -- arithmetic mode ; 143 ;
; -- qfbk mode ; 24 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 160 ;
; -- asynchronous clear/load mode ; 243 ;
; ; ;
; Total registers ; 346 / 1,270 ( 27 % ) ;
; Total LABs ; 104 / 127 ( 82 % ) ;
; Logic elements in carry chains ; 157 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 49 / 116 ( 42 % ) ;
; -- Clock pins ; 2 / 4 ( 50 % ) ;
; Global signals ; 4 ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
; Global clocks ; 4 / 4 ( 100 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 27% / 29% / 26% ;
; Peak interconnect usage (total/H/V) ; 27% / 32% / 28% ;
; Maximum fan-out node ; rst ;
; Maximum fan-out ; 228 ;
; Highest non-global fan-out signal ; rst ;
; Highest non-global fan-out ; 228 ;
; Total fan-out ; 3775 ;
; Average fan-out ; 3.94 ;
+---------------------------------------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ;
+------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
; btn_wave ; 20 ; 1 ; 0 ; 7 ; 6 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; clk ; 18 ; 1 ; 0 ; 7 ; 5 ; 75 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; row[0] ; 111 ; 2 ; 15 ; 11 ; 0 ; 4 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; row[1] ; 112 ; 2 ; 14 ; 11 ; 1 ; 4 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; row[2] ; 113 ; 2 ; 13 ; 11 ; 1 ; 4 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; row[3] ; 114 ; 2 ; 12 ; 11 ; 1 ; 4 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; rst ; 61 ; 4 ; 10 ; 3 ; 3 ; 223 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; switch_channel ; 129 ; 2 ; 8 ; 11 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; switch_dds ; 125 ; 2 ; 9 ; 11 ; 2 ; 41 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; switch_parameter ; 130 ; 2 ; 8 ; 11 ; 1 ; 34 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
; switch_wave ; 127 ; 2 ; 9 ; 11 ; 3 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
+------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
; cat[0] ; 63 ; 4 ; 10 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; cat[1] ; 66 ; 4 ; 12 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; cat[2] ; 67 ; 4 ; 12 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; cat[3] ; 68 ; 4 ; 13 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; - ; - ;
; cat[4] ; 69 ; 4 ; 14 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; cat[5] ; 70 ; 4 ; 15 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; cat[6] ; 30 ; 1 ; 0 ; 5 ; 6 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; cat[7] ; 31 ; 1 ; 0 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; col[0] ; 117 ; 2 ; 11 ; 11 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; col[1] ; 118 ; 2 ; 11 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; col[2] ; 119 ; 2 ; 11 ; 11 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; col[3] ; 120 ; 2 ; 10 ; 11 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; cs_o ; 93 ; 3 ; 17 ; 6 ; 5 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; - ; - ;
; data_o ; 88 ; 3 ; 17 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; - ; - ;
; dclock_o ; 87 ; 3 ; 17 ; 5 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; - ; - ;
; led[0] ; 80 ; 3 ; 17 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[10] ; 142 ; 2 ; 3 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[11] ; 141 ; 2 ; 4 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[12] ; 140 ; 2 ; 4 ; 11 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; - ; - ;
; led[13] ; 139 ; 2 ; 5 ; 11 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[14] ; 138 ; 2 ; 5 ; 11 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[15] ; 137 ; 2 ; 6 ; 11 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[1] ; 79 ; 3 ; 17 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[2] ; 78 ; 3 ; 17 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[3] ; 77 ; 3 ; 17 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[4] ; 76 ; 3 ; 17 ; 2 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[5] ; 75 ; 3 ; 17 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[6] ; 74 ; 3 ; 17 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[7] ; 73 ; 3 ; 17 ; 1 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[8] ; 144 ; 2 ; 1 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; led[9] ; 143 ; 2 ; 2 ; 11 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; seg[0] ; 62 ; 4 ; 10 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; seg[1] ; 59 ; 4 ; 9 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; seg[2] ; 58 ; 4 ; 9 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; seg[3] ; 57 ; 4 ; 8 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; seg[4] ; 55 ; 4 ; 8 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; seg[5] ; 53 ; 4 ; 8 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; seg[6] ; 52 ; 4 ; 8 ; 3 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 4 / 26 ( 15 % ) ; 3.3V ; -- ;
; 2 ; 20 / 30 ( 67 % ) ; 3.3V ; -- ;
; 3 ; 11 / 30 ( 37 % ) ; 3.3V ; -- ;
; 4 ; 14 / 30 ( 47 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
; 1 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 2 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 3 ; 5 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 4 ; 7 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 5 ; 9 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 6 ; 10 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 7 ; 14 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 8 ; 15 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 11 ; 20 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 12 ; 21 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 13 ; 22 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 14 ; 23 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 15 ; 24 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 16 ; 25 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 17 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
; 18 ; 26 ; 1 ; clk ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 19 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
; 20 ; 27 ; 1 ; btn_wave ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 21 ; 28 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 22 ; 29 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 23 ; 30 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 24 ; 31 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 25 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 26 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 27 ; 33 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 28 ; 36 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 29 ; 37 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 30 ; 41 ; 1 ; cat[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 31 ; 44 ; 1 ; cat[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 32 ; 47 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 33 ; 50 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; 34 ; 51 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; 35 ; 52 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; 36 ; 53 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 37 ; 56 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 38 ; 57 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 39 ; 60 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 40 ; 62 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 41 ; 63 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 42 ; 67 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 43 ; 68 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 44 ; 69 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 45 ; 74 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 46 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 47 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 48 ; 75 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 49 ; 76 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 50 ; 77 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 51 ; 78 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 52 ; 79 ; 4 ; seg[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 53 ; 80 ; 4 ; seg[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 54 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
; 55 ; 81 ; 4 ; seg[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 56 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
; 57 ; 82 ; 4 ; seg[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 58 ; 83 ; 4 ; seg[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 59 ; 84 ; 4 ; seg[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 60 ; 85 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 61 ; 86 ; 4 ; rst ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 62 ; 87 ; 4 ; seg[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 63 ; 88 ; 4 ; cat[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 64 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 65 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 66 ; 91 ; 4 ; cat[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 67 ; 92 ; 4 ; cat[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 68 ; 95 ; 4 ; cat[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 69 ; 98 ; 4 ; cat[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 70 ; 101 ; 4 ; cat[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 71 ; 104 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 72 ; 107 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 73 ; 111 ; 3 ; led[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 74 ; 112 ; 3 ; led[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 75 ; 113 ; 3 ; led[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 76 ; 115 ; 3 ; led[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 77 ; 118 ; 3 ; led[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 78 ; 122 ; 3 ; led[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 79 ; 123 ; 3 ; led[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 80 ; 124 ; 3 ; led[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 81 ; 127 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 82 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 83 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 84 ; 129 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 85 ; 130 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 86 ; 131 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 87 ; 132 ; 3 ; dclock_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 88 ; 133 ; 3 ; data_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 89 ; 134 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 90 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
; 91 ; 135 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 92 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
; 93 ; 136 ; 3 ; cs_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 94 ; 137 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 95 ; 138 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 96 ; 139 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 97 ; 140 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 98 ; 141 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 99 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 100 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 101 ; 142 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 102 ; 146 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 103 ; 147 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 104 ; 151 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 105 ; 152 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 106 ; 154 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 107 ; 156 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 108 ; 158 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 109 ; 164 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 110 ; 165 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 111 ; 166 ; 2 ; row[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 112 ; 171 ; 2 ; row[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 113 ; 174 ; 2 ; row[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 114 ; 177 ; 2 ; row[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 115 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 116 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 117 ; 180 ; 2 ; col[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 118 ; 181 ; 2 ; col[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 119 ; 182 ; 2 ; col[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 120 ; 183 ; 2 ; col[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 121 ; 184 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 122 ; 185 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 123 ; 186 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 124 ; 187 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 125 ; 188 ; 2 ; switch_dds ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 126 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
; 127 ; 189 ; 2 ; switch_wave ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 128 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
; 129 ; 190 ; 2 ; switch_channel ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 130 ; 191 ; 2 ; switch_parameter ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 131 ; 192 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 132 ; 193 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 133 ; 194 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 134 ; 195 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 135 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 136 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 137 ; 199 ; 2 ; led[15] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 138 ; 200 ; 2 ; led[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 139 ; 201 ; 2 ; led[13] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 140 ; 204 ; 2 ; led[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 141 ; 205 ; 2 ; led[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 142 ; 208 ; 2 ; led[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 143 ; 212 ; 2 ; led[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 144 ; 215 ; 2 ; led[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
+----------+------------+----------+------------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------+-------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------+-------+------------------------+
; 3.3-V LVTTL ; 10 pF ; Not Available ;
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; 3.3V Schmitt Trigger Input ; 10 pF ; Not Available ;
; 2.5V Schmitt Trigger Input ; 10 pF ; Not Available ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
+----------------------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+---------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+---------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------+--------------+
; |MY_DDS_PRO ; 910 (43) ; 346 ; 0 ; 49 ; 0 ; 564 (1) ; 30 (0) ; 316 (42) ; 157 (0) ; 24 (1) ; |MY_DDS_PRO ; work ;
; |NDivider_Even:n_divider_inst_0| ; 34 (34) ; 17 ; 0 ; 0 ; 0 ; 17 (17) ; 11 (11) ; 6 (6) ; 16 (16) ; 4 (4) ; |MY_DDS_PRO|NDivider_Even:n_divider_inst_0 ; work ;
; |dds:u_dds_1| ; 232 (20) ; 41 ; 0 ; 0 ; 0 ; 191 (0) ; 0 (0) ; 41 (20) ; 19 (10) ; 1 (0) ; |MY_DDS_PRO|dds:u_dds_1 ; work ;
; |mem:u_mem_wave| ; 212 (1) ; 21 ; 0 ; 0 ; 0 ; 191 (1) ; 0 (0) ; 21 (0) ; 9 (0) ; 1 (1) ; |MY_DDS_PRO|dds:u_dds_1|mem:u_mem_wave ; work ;
; |cos_rom:u_cos_rom| ; 197 (19) ; 11 ; 0 ; 0 ; 0 ; 186 (8) ; 0 (0) ; 11 (11) ; 0 (0) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom ; work ;
; |cosine_mux:cos_inst| ; 178 (178) ; 0 ; 0 ; 0 ; 0 ; 178 (178) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|cosine_mux:cos_inst ; work ;
; |square_rom:u_square_rom| ; 14 (14) ; 10 ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 10 (10) ; 9 (9) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_1|mem:u_mem_wave|square_rom:u_square_rom ; work ;
; |dds:u_dds_2| ; 260 (20) ; 62 ; 0 ; 0 ; 0 ; 198 (0) ; 1 (0) ; 61 (20) ; 48 (20) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_2 ; work ;
; |mem:u_mem_wave| ; 240 (5) ; 42 ; 0 ; 0 ; 0 ; 198 (3) ; 1 (1) ; 41 (1) ; 28 (0) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_2|mem:u_mem_wave ; work ;
; |cos_rom:u_cos_rom| ; 197 (19) ; 11 ; 0 ; 0 ; 0 ; 186 (8) ; 0 (0) ; 11 (11) ; 0 (0) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom ; work ;
; |cosine_mux:cos_inst| ; 178 (178) ; 0 ; 0 ; 0 ; 0 ; 178 (178) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|cosine_mux:cos_inst ; work ;
; |square_rom:u_square_rom| ; 14 (14) ; 10 ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 10 (10) ; 9 (9) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_2|mem:u_mem_wave|square_rom:u_square_rom ; work ;
; |tri_rom:u_tri_rom| ; 24 (24) ; 19 ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 19 (19) ; 19 (19) ; 0 (0) ; |MY_DDS_PRO|dds:u_dds_2|mem:u_mem_wave|tri_rom:u_tri_rom ; work ;
; |parameter_wave:u_parameter_wave| ; 265 (111) ; 129 ; 0 ; 0 ; 0 ; 136 (50) ; 10 (3) ; 119 (58) ; 49 (17) ; 10 (0) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave ; work ;
; |Component_Binary_To_7Segment:segment_inst| ; 31 (24) ; 15 ; 0 ; 0 ; 0 ; 16 (9) ; 0 (0) ; 15 (15) ; 0 (0) ; 4 (4) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|Component_Binary_To_7Segment:segment_inst ; work ;
; |nixie_cat_decoder:unit1| ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|Component_Binary_To_7Segment:segment_inst|nixie_cat_decoder:unit1 ; work ;
; |NDivider_Even:n_divider_inst_2| ; 35 (35) ; 17 ; 0 ; 0 ; 0 ; 18 (18) ; 7 (7) ; 10 (10) ; 16 (16) ; 3 (3) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|NDivider_Even:n_divider_inst_2 ; work ;
; |data_transport:u_data_transport| ; 82 (0) ; 36 ; 0 ; 0 ; 0 ; 46 (0) ; 0 (0) ; 36 (0) ; 16 (0) ; 1 (0) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|data_transport:u_data_transport ; work ;
; |Keypad:u_Keypad| ; 45 (45) ; 19 ; 0 ; 0 ; 0 ; 26 (26) ; 0 (0) ; 19 (19) ; 0 (0) ; 0 (0) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad ; work ;
; |NDivider_Even:n_divider_inst_1| ; 37 (37) ; 17 ; 0 ; 0 ; 0 ; 20 (20) ; 0 (0) ; 17 (17) ; 16 (16) ; 1 (1) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|data_transport:u_data_transport|NDivider_Even:n_divider_inst_1 ; work ;
; |ecoder_phase:u_ecoder_phase| ; 3 (3) ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|ecoder_phase:u_ecoder_phase ; work ;
; |lpm_mult:Mult0| ; 3 (0) ; 0 ; 0 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 2 (0) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|lpm_mult:Mult0 ; work ;
; |multcore:mult_core| ; 3 (3) ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; 0 (0) ; 2 (2) ; |MY_DDS_PRO|parameter_wave:u_parameter_wave|lpm_mult:Mult0|multcore:mult_core ; work ;
; |tlv5638:u_tlv5638| ; 44 (44) ; 29 ; 0 ; 0 ; 0 ; 15 (15) ; 7 (7) ; 22 (22) ; 5 (5) ; 8 (8) ; |MY_DDS_PRO|tlv5638:u_tlv5638 ; work ;
; |waveform_changed:u_waveform_changed| ; 32 (2) ; 26 ; 0 ; 0 ; 0 ; 6 (0) ; 1 (0) ; 25 (2) ; 20 (0) ; 0 (0) ; |MY_DDS_PRO|waveform_changed:u_waveform_changed ; work ;
; |key_press:u_press_0| ; 30 (30) ; 24 ; 0 ; 0 ; 0 ; 6 (6) ; 1 (1) ; 23 (23) ; 20 (20) ; 0 (0) ; |MY_DDS_PRO|waveform_changed:u_waveform_changed|key_press:u_press_0 ; work ;
+---------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+---------------------------------------------+
; Delay Chain Summary ;
+------------------+----------+---------------+
; Name ; Pin Type ; Pad to Core 0 ;
+------------------+----------+---------------+
; rst ; Input ; (0) ;
; switch_parameter ; Input ; (1) ;
; clk ; Input ; (0) ;
; switch_channel ; Input ; (1) ;
; row[3] ; Input ; (1) ;
; row[2] ; Input ; (1) ;
; row[1] ; Input ; (1) ;
; row[0] ; Input ; (1) ;
; switch_wave ; Input ; (1) ;
; switch_dds ; Input ; (1) ;
; btn_wave ; Input ; (0) ;
; col[0] ; Output ; -- ;
; col[1] ; Output ; -- ;
; col[2] ; Output ; -- ;
; col[3] ; Output ; -- ;
; cs_o ; Output ; -- ;
; data_o ; Output ; -- ;
; dclock_o ; Output ; -- ;
; seg[0] ; Output ; -- ;
; seg[1] ; Output ; -- ;
; seg[2] ; Output ; -- ;
; seg[3] ; Output ; -- ;
; seg[4] ; Output ; -- ;
; seg[5] ; Output ; -- ;
; seg[6] ; Output ; -- ;
; cat[0] ; Output ; -- ;
; cat[1] ; Output ; -- ;
; cat[2] ; Output ; -- ;
; cat[3] ; Output ; -- ;
; cat[4] ; Output ; -- ;
; cat[5] ; Output ; -- ;
; cat[6] ; Output ; -- ;
; cat[7] ; Output ; -- ;
; led[0] ; Output ; -- ;
; led[1] ; Output ; -- ;
; led[2] ; Output ; -- ;
; led[3] ; Output ; -- ;
; led[4] ; Output ; -- ;
; led[5] ; Output ; -- ;
; led[6] ; Output ; -- ;
; led[7] ; Output ; -- ;
; led[8] ; Output ; -- ;
; led[9] ; Output ; -- ;
; led[10] ; Output ; -- ;
; led[11] ; Output ; -- ;
; led[12] ; Output ; -- ;
; led[13] ; Output ; -- ;
; led[14] ; Output ; -- ;
; led[15] ; Output ; -- ;
+------------------+----------+---------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+---------------------------------------------------------------------------------------------------------+--------------+---------+---------------------------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+---------------------------------------------------------------------------------------------------------+--------------+---------+---------------------------------------+--------+----------------------+------------------+
; NDivider_Even:n_divider_inst_0|temp_out ; LC_X4_Y5_N3 ; 72 ; Clock ; yes ; Global Clock ; GCLK2 ;
; clk ; PIN_18 ; 75 ; Clock ; yes ; Global Clock ; GCLK0 ;
; clk_dds ; LC_X12_Y3_N2 ; 104 ; Clock ; yes ; Global Clock ; GCLK3 ;
; comb~0 ; LC_X7_Y9_N2 ; 42 ; Async. clear ; no ; -- ; -- ;
; data[15]~1 ; LC_X7_Y4_N6 ; 14 ; Clock enable ; no ; -- ; -- ;
; dds:u_dds_1|mem:u_mem_wave|square_rom:u_square_rom|count~13 ; LC_X11_Y6_N5 ; 9 ; Sync. clear ; no ; -- ; -- ;
; dds:u_dds_2|mem:u_mem_wave|comb~2 ; LC_X10_Y5_N8 ; 12 ; Sync. clear ; no ; -- ; -- ;
; dds:u_dds_2|mem:u_mem_wave|en_r[1] ; LC_X11_Y6_N0 ; 22 ; Sync. clear ; no ; -- ; -- ;
; dds:u_dds_2|mem:u_mem_wave|square_rom:u_square_rom|count~13 ; LC_X11_Y4_N6 ; 9 ; Sync. clear ; no ; -- ; -- ;
; dds:u_dds_2|mem:u_mem_wave|tri_rom:u_tri_rom|count~12 ; LC_X10_Y5_N4 ; 9 ; Sync. clear ; no ; -- ; -- ;
; dds:u_dds_2|mem:u_mem_wave|tri_rom:u_tri_rom|q[9]~21 ; LC_X10_Y5_N0 ; 10 ; Clock enable ; no ; -- ; -- ;
; eoc_done ; LC_X7_Y4_N6 ; 41 ; Clock enable, Sync. clear, Sync. load ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|NDivider_Even:n_divider_inst_2|temp_out ; LC_X12_Y5_N5 ; 16 ; Clock ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|Decoder0~0 ; LC_X10_Y7_N3 ; 5 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|Decoder0~1 ; LC_X10_Y7_N2 ; 5 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|Decoder0~2 ; LC_X10_Y7_N5 ; 5 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|Decoder0~3 ; LC_X10_Y7_N7 ; 6 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|PRESSED ; LC_X10_Y7_N8 ; 62 ; Clock ; yes ; Global Clock ; GCLK1 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|NDivider_Even:n_divider_inst_1|temp_out ; LC_X10_Y7_N6 ; 20 ; Clock ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|fre_1_0x[0]~0 ; LC_X5_Y7_N0 ; 9 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|fre_2_x0[1]~0 ; LC_X5_Y7_N9 ; 9 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|num_state[0]~0 ; LC_X9_Y9_N5 ; 2 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|phase_0xx[0]~1 ; LC_X8_Y8_N9 ; 4 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|phase_x0x[0]~4 ; LC_X8_Y8_N6 ; 4 ; Clock enable ; no ; -- ; -- ;
; parameter_wave:u_parameter_wave|phase_xx0[0]~3 ; LC_X8_Y8_N3 ; 4 ; Clock enable ; no ; -- ; -- ;
; rst ; PIN_61 ; 223 ; Async. clear ; no ; -- ; -- ;
; switch_dds ; PIN_125 ; 41 ; Sync. clear ; no ; -- ; -- ;
; switch_parameter ; PIN_130 ; 34 ; Clock enable ; no ; -- ; -- ;
; tlv5638:u_tlv5638|always0~1 ; LC_X7_Y4_N4 ; 1 ; Async. clear ; no ; -- ; -- ;
; tlv5638:u_tlv5638|cs_o_tmp~1 ; LC_X16_Y6_N6 ; 2 ; Clock enable ; no ; -- ; -- ;
; tlv5638:u_tlv5638|data_out[15]~0 ; LC_X8_Y4_N7 ; 14 ; Clock enable ; no ; -- ; -- ;
; tlv5638:u_tlv5638|dclock_o_tmp~1 ; LC_X16_Y5_N0 ; 5 ; Clock enable ; no ; -- ; -- ;
; waveform_changed:u_waveform_changed|key_press:u_press_0|sw_out_n ; LC_X4_Y8_N3 ; 3 ; Clock ; no ; -- ; -- ;
; waveform_changed:u_waveform_changed|key_press:u_press_0|sw_valid ; LC_X4_Y8_N5 ; 20 ; Sync. clear ; no ; -- ; -- ;
+---------------------------------------------------------------------------------------------------------+--------------+---------+---------------------------------------+--------+----------------------+------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-----------------------------------------------------------------------------------------+--------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-----------------------------------------------------------------------------------------+--------------+---------+----------------------+------------------+
; NDivider_Even:n_divider_inst_0|temp_out ; LC_X4_Y5_N3 ; 72 ; Global Clock ; GCLK2 ;
; clk ; PIN_18 ; 75 ; Global Clock ; GCLK0 ;
; clk_dds ; LC_X12_Y3_N2 ; 104 ; Global Clock ; GCLK3 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|PRESSED ; LC_X10_Y7_N8 ; 62 ; Global Clock ; GCLK1 ;
+-----------------------------------------------------------------------------------------+--------------+---------+----------------------+------------------+
+-------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------------------------------------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+---------------------------------------------------------------------------------------------------------+---------+
; rst ; 228 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[3]~2 ; 61 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[3]~2 ; 61 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[1]~0 ; 58 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[1]~0 ; 58 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[2]~1 ; 56 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[2]~1 ; 56 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[7]~6 ; 55 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[7]~5 ; 54 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[5]~4 ; 53 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[5]~4 ; 53 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[0]~5 ; 47 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[4]~3 ; 47 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[0]~7 ; 47 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[6]~6 ; 47 ;
; dds:u_dds_2|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[6]~7 ; 46 ;
; dds:u_dds_1|mem:u_mem_wave|cos_rom:u_cos_rom|selected_addr[4]~3 ; 46 ;
; comb~0 ; 42 ;
; switch_dds ; 41 ;
; eoc_done ; 41 ;
; dds:u_dds_2|mem_addr_r[8] ; 36 ;
; dds:u_dds_1|mem_addr_r[8] ; 36 ;
; switch_parameter ; 34 ;
; dds:u_dds_2|mem:u_mem_wave|en_r[1] ; 22 ;
; waveform_changed:u_waveform_changed|key_press:u_press_0|sw_valid ; 20 ;
; parameter_wave:u_parameter_wave|Component_Binary_To_7Segment:segment_inst|cnt[0] ; 20 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|NDivider_Even:n_divider_inst_1|temp_out ; 20 ;
; parameter_wave:u_parameter_wave|Component_Binary_To_7Segment:segment_inst|cnt[1] ; 18 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|DATA_NUMBER~32 ; 17 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|DATA_NUMBER[2]~19 ; 17 ;
; parameter_wave:u_parameter_wave|Component_Binary_To_7Segment:segment_inst|cnt[2] ; 17 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|NDivider_Even:n_divider_inst_1|Equal0~4 ; 16 ;
; parameter_wave:u_parameter_wave|NDivider_Even:n_divider_inst_2|temp_out ; 16 ;
; dds:u_dds_2|mem_addr_r[1] ; 15 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|DATA_NUMBER[0]~25 ; 15 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|DATA_NUMBER[3]~20 ; 15 ;
; dds:u_dds_1|mem_addr_r[4] ; 14 ;
; dds:u_dds_1|mem_addr_r[1] ; 14 ;
; data[15]~1 ; 14 ;
; state_ab ; 14 ;
; tlv5638:u_tlv5638|data_out[15]~0 ; 14 ;
; dds:u_dds_2|mem_addr_r[4] ; 13 ;
; dds:u_dds_2|mem_addr_r[3] ; 13 ;
; dds:u_dds_1|mem_addr_r[3] ; 13 ;
; parameter_wave:u_parameter_wave|ecoder_phase:u_ecoder_phase|WideOr1~0 ; 13 ;
; parameter_wave:u_parameter_wave|ecoder_phase:u_ecoder_phase|WideOr0~0 ; 13 ;
; dds:u_dds_2|mem:u_mem_wave|comb~2 ; 12 ;
; dds:u_dds_2|mem:u_mem_wave|square_rom:u_square_rom|q[0] ; 12 ;
; dds:u_dds_1|mem:u_mem_wave|square_rom:u_square_rom|q[0] ; 12 ;
; parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|DATA_NUMBER[1]~33 ; 12 ;
+---------------------------------------------------------------------------------------------------------+---------+
+-----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+------------------------+
; C4s ; 609 / 2,870 ( 21 % ) ;
; Direct links ; 188 / 3,938 ( 5 % ) ;
; Global clocks ; 4 / 4 ( 100 % ) ;
; LAB clocks ; 36 / 72 ( 50 % ) ;
; LUT chains ; 80 / 1,143 ( 7 % ) ;
; Local interconnects ; 1,264 / 3,938 ( 32 % ) ;
; R4s ; 706 / 2,832 ( 25 % ) ;
+----------------------------+------------------------+
+----------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-------------------------------+
; Number of Logic Elements (Average = 8.75) ; Number of LABs (Total = 104) ;
+--------------------------------------------+-------------------------------+
; 1 ; 5 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 4 ;
; 5 ; 3 ;
; 6 ; 1 ;
; 7 ; 1 ;
; 8 ; 6 ;
; 9 ; 11 ;
; 10 ; 71 ;
+--------------------------------------------+-------------------------------+
+--------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-------------------------------+
; LAB-wide Signals (Average = 1.43) ; Number of LABs (Total = 104) ;
+------------------------------------+-------------------------------+
; 1 Async. clear ; 47 ;
; 1 Clock ; 65 ;
; 1 Clock enable ; 10 ;
; 1 Sync. clear ; 15 ;
; 1 Sync. load ; 1 ;
; 2 Clock enables ; 8 ;
; 2 Clocks ; 3 ;
+------------------------------------+-------------------------------+
+-----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+-------------------------------+
; Number of Signals Sourced (Average = 8.99) ; Number of LABs (Total = 104) ;
+---------------------------------------------+-------------------------------+
; 0 ; 0 ;
; 1 ; 5 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 2 ;
; 5 ; 5 ;
; 6 ; 1 ;
; 7 ; 1 ;
; 8 ; 4 ;
; 9 ; 11 ;
; 10 ; 63 ;
; 11 ; 4 ;
; 12 ; 3 ;
; 13 ; 3 ;
+---------------------------------------------+-------------------------------+
+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out (Average = 5.37) ; Number of LABs (Total = 104) ;
+-------------------------------------------------+-------------------------------+
; 0 ; 0 ;
; 1 ; 10 ;
; 2 ; 15 ;
; 3 ; 9 ;
; 4 ; 12 ;
; 5 ; 9 ;
; 6 ; 10 ;
; 7 ; 4 ;
; 8 ; 18 ;
; 9 ; 5 ;
; 10 ; 11 ;
; 11 ; 1 ;
+-------------------------------------------------+-------------------------------+
+------------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs (Average = 10.51) ; Number of LABs (Total = 104) ;
+----------------------------------------------+-------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 3 ;
; 3 ; 6 ;
; 4 ; 4 ;
; 5 ; 0 ;
; 6 ; 6 ;
; 7 ; 3 ;
; 8 ; 9 ;
; 9 ; 19 ;
; 10 ; 8 ;
; 11 ; 8 ;
; 12 ; 7 ;
; 13 ; 5 ;
; 14 ; 4 ;
; 15 ; 6 ;
; 16 ; 3 ;
; 17 ; 3 ;
; 18 ; 5 ;
; 19 ; 1 ;
; 20 ; 2 ;
; 21 ; 2 ;
+----------------------------------------------+-------------------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
; clk ; clk ; 26.4567 ;
+-----------------+----------------------+-------------------+
Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off.
This will disable optimization of problematic paths and expose them for further analysis using either the TimeQuest Timing Analyzer or the Classic Timing Analyzer.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
Info: Processing started: Thu Nov 16 21:04:28 2023
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off MY_DDS_PRO -c MY_DDS_PRO
Info: Selected device EPM1270T144C5 for design "MY_DDS_PRO"
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info: Device EPM570T144C5 is compatible
Info: Device EPM570T144I5 is compatible
Info: Device EPM570T144A5 is compatible
Info: Device EPM1270T144I5 is compatible
Info: Device EPM1270T144A5 is compatible
Info: Timing-driven compilation is using the Classic Timing Analyzer
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Assuming a global tsu requirement of 2.0 ns
Info: Assuming a global tco requirement of 1.0 ns
Info: Assuming a global tpd requirement of 1.0 ns
Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Info: Completed User Assigned Global Signals Promotion Operation
Info: Automatically promoted signal "clk" to use Global clock in PIN 18
Info: Automatically promoted some destinations of signal "clk_dds" to use Global clock
Info: Destination "clk_dds" may be non-global or may not use global clock
Info: Automatically promoted some destinations of signal "NDivider_Even:n_divider_inst_0|temp_out" to use Global clock
Info: Destination "NDivider_Even:n_divider_inst_0|temp_out" may be non-global or may not use global clock
Info: Automatically promoted some destinations of signal "parameter_wave:u_parameter_wave|data_transport:u_data_transport|Keypad:u_Keypad|PRESSED" to use Global clock
Info: Destination "comb~0" may be non-global or may not use global clock
Info: Completed Auto Global Promotion Operation
Info: Starting register packing
Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option
Extra Info: Moving registers into LUTs to improve timing and density
Info: Started processing fast register assignments
Info: Finished processing fast register assignments
Extra Info: Finished moving registers into LUTs: elapsed time is 00:00:00
Info: Finished register packing
Info: Fitter preparation operations ending: elapsed time is 00:00:01
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:01
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Estimated most critical path is register to pin delay of 7.256 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X4_Y10; Fanout = 1; REG Node = 'parameter_wave:u_parameter_wave|led_temp[6]'
Info: 2: + IC(4.934 ns) + CELL(2.322 ns) = 7.256 ns; Loc. = PIN_74; Fanout = 0; PIN Node = 'led[6]'
Info: Total cell delay = 2.322 ns ( 32.00 % )
Info: Total interconnect delay = 4.934 ns ( 68.00 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 23% of the available device resources
Info: Peak interconnect usage is 24% of the available device resources in the region that extends from location X9_Y0 to location X17_Y11
Info: Fitter routing operations ending: elapsed time is 00:00:01
Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info: Optimizations that may affect the design's routability were skipped
Info: Optimizations that may affect the design's timing were skipped
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Quartus II Fitter was successful. 0 errors, 2 warnings
Info: Peak virtual memory: 256 megabytes
Info: Processing ended: Thu Nov 16 21:04:33 2023
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:06
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